SIMULASI PERBAIKAN FAKTOR DAYA PADA GEDUNG RUMAH SAKIT ISLAM GIGI & MULUT SULTAN AGUNG SEMARANG DENGAN MENGGUNAKAN ETAP

Suwanto, Dedik (2024) SIMULASI PERBAIKAN FAKTOR DAYA PADA GEDUNG RUMAH SAKIT ISLAM GIGI & MULUT SULTAN AGUNG SEMARANG DENGAN MENGGUNAKAN ETAP. Undergraduate thesis, Universitas Islam Sultan Agung Semarang.

	Text Teknik Elektro_30601900013_fullpdf.pdf Download (6MB)
	Text Teknik Elektro_30601900013_pernyataan_publikasi.pdf Restricted to Registered users only Download (715kB)

Abstract

Permasalahan yang terjadi pada sistem kelistrikan gedung RSIGM adalah kecilnya faktor daya pada Sub Distribution Panel (SDP) tepatnya pada SDP Penerangan , penyebabnya adalah penggunaan ballast dari lampu LED. Dampak dari faktor daya yang rendah seperti pemborosan konsumsi energi yang berakibat meningkatnya tagihan listrik. Solusinya adalah dilakukan perbaikan faktor daya sesuai standar dengan mengunakan kapasitor bank sesuai kebutuhan pada nilai faktor daya yang menurun. Penelitian ini bertujuan untuk mengetahui perbaikan faktor daya sesuai dengan standart PLN, Model ditentukan dengan menentukan single line diagram kelistrikan. Parameter yang ditentukan: tegangan, arus, daya aktif, semu, reaktif dan faktor daya eksisting. Perhitungan nilai kapasitor bank yang harus dipasang untuk kompensasi faktor daya dibawah standar. ETAP digunakan untuk membantu simulasi perbaikan faktor daya. Hasil menunjukkan bahwa ETAP mampu digunakan untuk simulasi penentuan perbaikan faktor daya hal ini dibuktikan dengan nilai faktor daya sebelum perbaikan dan sesudah perbaikan dengan target cos phi = 0,85 / 85% pada BUS 1 nilai faktor daya sebelum perbaikan 0,831 / 83,1 setelah perbaikan dengan kapasitor bank naik jadi 0,851 / 85.1%, pada BUS 5 sebelum perbaikan nilai faktor daya 0,715 / 71,55% setelah perbaikan naik menjadi 0,852 / 85,1%, pada BUS 9 nilai faktor daya sebelum perbaikan 0,804 / 80,44% setelah perbaikan naik menjadi 0,851 / 85.1%, dan perbaikan dengan target cos phi = 1 pada semua BUS adalah 1 / 100%. Kata Kunci :Faktor Daya, kapasitor Bank, Simulasi ETAP 19.0. 1

Item Type:	Thesis (Undergraduate)
Subjects:	T Technology > TK Electrical engineering. Electronics Nuclear engineering
Divisions:	Fakultas Teknologi Industri Fakultas Teknologi Industri > Teknik Elektro
Depositing User:	Pustakawan 4 UNISSULA
Date Deposited:	03 Feb 2025 06:03
URI:	http://repository.unissula.ac.id/id/eprint/37369

Actions (login required)

View Item